ANALIZADOR LOGICO

Curso
Diseño Lógico 2 - 2001
Docentes Responsables
Sebastián Fernández - Juan Pablo Oliver  - Julio Pérez Acle  - Oscar De Oliveira  
Estudiantes 

Rodolfo Suárez - Matías Puig
OBJETIVOS Implementar un modulo parametrizable (lpm) en AHDL, para adquirir y generar señales.  
RESUMEN Este analizador permite visualizar y generar señales internas de cualquier otro proyecto implementado dentro de la misma FPGA, las cuales no son visibles para un analizador lógico externo. Así como trabajar con señales externas. En un principio esta pensado para trabajar con la  placa UP1 de Altera, pero con pocos cambios puede ser adaptada para otros fines.
Implementación El Analizador se realizo en base a 4 bloques :
  • Trigger : analiza la señal de entrada y da la señal de disparo.
  • Lpm_fifo : macro función de Max+Plus donde se almacenan los datos adquiridos.
  • Divisor de frecuencia : bloque que genera una señal de reloj de frecuencia un divisor de la frecuencia de la señal de entrada (reloj de la placa UP1 de Altera).
  • Control : genera las señales de control de los otros bloques.
Diagrama
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