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Defensa Tesis Maestría : “Implementación en FPGA de un algoritmo de compresión de señales EEG multicanal”

Miércoles 4 de setiembre 09:00hs, Salón Beige (piso 7, salón 725) – Facultad de Ingeniería, J. Herrera y Reissig 565

Tenemos el agrado de invitarlos a la defensa de tesis de maestría de Federico Favaro  :  “Implementación en FPGA de un algoritmo de compresión de señales EEG multicanal”

Tutor : Juan Pablo Oliver

Tribunal : Alvaro Martín (InCo), Julio Pérez Acle (IIE) y Sebastián Fernández (IIE)

Saludos,
Juan Pablo Oliver

Resumen :

En esta tesis se propone estudiar el problema de utilizar FPGAs en aplicaciones de bajo consumo, pero que a la vez tienen fuertes requerimientos de cómputo y manejan grandes tasas de datos, lo que dificultaría su solución mediante plataformas basadas en microcontroladores.

Se aborda el problema desde el desarrollo de un electroencefalógrafo inalámbrico portátil alimentado a batería, aplicación que posee las mencionadas características. En particular, el trabajo se centra en la implementación en hardware de un algoritmo de compresión de señales neurales multicanal, como primer paso en el desarrollo de un sistema inalámbrico de adquisición y transmisión en tiempo real de señales de EEG.

Los sistemas de EEG inalámbricos requieren la adquisición, almacenamiento y transmisión de señales biomédicas provenientes de múltiples canales. Esto puede generar grandes volúmenes de datos, especialmente cuando se procesan decenas de canales y las frecuencias de muestreo rondan los kilo-hertz. En esta clase de aplicaciones la compresión de datos juega un rol fundamental, ya que permite disminuir los requerimientos de almacenamiento y transmisión, que a su vez redunda en un hardware más simple y menor consumo energético.

Para obtener un punto de comparación, en una primera etapa se implementa el algoritmo en una plataforma basada en el microcontrolador de bajo consumo MSP432. Luego se implementa el algoritmo en hardware y se evalúa su performance en tres FPGAs diferentes: Cyclone V 5CEBA4, iCE40HX y MachXO2. El diseño fue caracterizado para 21, 31 y 59 canales y distintas frecuencias de operación, utilizando muestras reales de EEG provenientes de bases de datos públicas. La verificación se llevó a cabo mediante simulaciones y pruebas reales en las FPGAs. En todos los casos las FPGAs logran importantes mejoras en la velocidad de compresión. La MachXO2 es entre 11x y 12x veces más rápida que la implementación en microcontrolador, alcanzando frecuencias de muestreo en el entorno de 13 kSps para 59 canales. La iCE40HX permite utilizar frecuencias de muestreo alrededor de 7 kSps, y logra incrementos respecto al MSP432 de aproximadamente 6x. La Cyclone V 5CEBA4 es aún más rápida que las otras dos, pero debido al alto consumo de potencia no resulta adecuada para la aplicación.

En todos los casos se midió el consumo del Core de las FPGAs durante la compresión. En la iCE40HX se relevó un consumo entre 3 mW y 5 mW, valores similares a los obtenidos en el microcontrolador. En base a los resultados de performance y consumo obtenidos para esta plataforma, se puede concluir que es adecuada para su utilización en sistemas de bajo consumo que manejen altas tasas de datos, como es el caso de un EEG inalámbrico. Los resultados de potencia en la MachXO2 oscilan entre 21 mW y 38 mW, números relativamente altos considerando la aplicación. Sin embargo, esta FPGA posee un modo de stand-by que le permite operar en ciclos de trabajo y lograr reducciones en consumo que la acercan a los niveles del microcontrolador.