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Llamado Docente Grado 1 Dpto. de Electrónica

REPARTIDO N° 31/19

LLAMADO Nº 81/2019, Exp. 060180-001340-19

Se llama a aspirantes para la contratación de un cargo (Tipo II – Tecnológico) de AYUDANTE (Esc. G, Grado 1, 20 horas semanales) del Departamento de Electrónica del INSTITUTO DE INGENIERÍA ELÉCTRICA – IIE a fin de desempeñar tareas en el Proyecto Núcleo Electrofisiología aplicada al campo de los trastornos cráneo-mandibulares, el dolor orofacial y la medicina del sueño, para el desarrollo de un Polo de crecimiento institucional en Investigación traslacional. Desde la toma de posesión hasta el 31/12/19.

Plazo : Miércoles 17/07/2019 – Jueves 01/08/2019

Facultad de Ingeniería – Instituto de Ingeniería Eléctrica – Cursos de actualización y posgrado 2° semestre 2019

El Instituto de Ingeniería Eléctrica de la Facultad de Ingeniería – UdelaR, anuncia el cronograma previsto de cursos de actualización y posgrado para el 2° semestre del año 2019 :

Facultad de Ingeniería – Instituto de Ingeniería Eléctrica – Cursos de actualización y posgrado 2° semestre 2019

Contacto : María Misa en mmisa@fing.edu.uy

Defensa Proyecto : “Plataforma para geolocalización e investigación en confinamiento virtual de bovinos”

Lunes 8 de julio 18:00hs, Salón 501 (piso 5) – Facultad de Ingeniería, J. Herrera y Reissig 565

Tenemos el agrado de invitarlos a la defensa del proyecto de fin de carrera : “Plataforma para geolocalización e investigación en confinamiento virtual de bovinos”

Estudiantes :  Néstor Acosta, Nicolás Barreto y Pablo Caitano

Tutores :  Julián Oreggioni

Tribunal :  German Capdehourat, Pablo Castro, Julián Oreggioni y Leonardo Steinfeld

Saludos,

Julian Oreggioni

Resumen :

Los sistemas de geolocalización y seguimiento de ganado bovino son útiles para prevenir el abigeato, la detección de enfermedades y el traspaso de animales hacia predios linderos, siendo éstos un primer paso hacia un sistema integral de gestión para establecimientos ganaderos. Un siguiente paso sería agregar el confinamiento virtual, lo que podría otorgar una significativa reducción de costos operativos y podría revolucionar la forma en qué se manejan los animales hoy en día.

Existen varios antecedentes de alambrados virtuales que utilizan diversas técnicas para mantener confinado al ganado dentro de un perímetro configurado de forma remota. Estas técnicas comparten un patrón común que consiste en colocar un dispositivo electrónico en el animal capaz de aplicar estímulos cuando éste se acerca a los límites preestablecidos. El uso de descargas eléctricas como método de estimulación es ampliamente utilizado.

Este proyecto propone una solución compatible con el bienestar animal, que evite las descargas eléctricas, basada solamente en estímulos sonoros y táctiles (mediante un motor vibrador). Para ello, se desarrolló un sistema compuesto por: un dispositivo electrónico que se coloca en el cuello del animal con capacidad de estimular y enviar información en forma inalámbrica; un sistema central que es capaz de recibir y procesar esa información; y una interfaz gráfica, a través de la cual se puede visualizar la posición de animal y sus movimientos de manera remota. También permite la configuración de distintos parámetros de interés del sistema, pudiendo evaluar así diversas metodologías de confinamiento.

El dispositivo electrónico está compuesto por un módulo Moteino (integrado por un microcontrolador ATmega y un módulo de comunicación LoRa), un módulo GPS, una batería de Li-Ion, paneles solares, un módulo de gestión de la carga de energía, un buzzer y un motor vibrador. El software embebido está escrito en el lenguaje de programación C++, potenciado con las funciones de la plataforma de Arduino, y la librería LMIC de IBM para la utilización de la tecnología LoRa.

Las pruebas realizadas determinaron que el sistema de comunicación ofrece un alcance de 9 km en línea vista y se reduce a 1.6 km en condiciones no tan favorables. La posición del animal se puede reportar hasta una vez por segundo con una precisión de aproximadamente 2 metros.  El collar contiene un módulo con la electrónica de 103 x 64 x 33 mm y un panel solar de 96 x 54 x 3 mm. El costo por collar es de menos de 7 dólares y su consumo es menor a 62 mA. Si bien esto representa que no se alcanza la autonomía requerida en escenarios donde no se pueda cosechar suficiente energía solar, se plantean varias soluciones para disminuir el consumo del dispositivo.

Se logró crear una plataforma de investigación para el confinamiento virtual de animales, con los estímulos antes mencionados y cuya funcionalidad fue verificada, cumpliendo así con la gran mayoría de los criterios de éxito definidos al inicio de este proyecto. Las pruebas realizadas en animales, sugieren que los estímulos utilizados no son inocuos, por lo que se estima, podrían lograr su cometido luego de un periodo de aprendizaje de los animales. La investigación sobre la eficacia de las metodologías de confinamiento de la plataforma desarrollada deberá ser realizada en una próxima etapa por un equipo interdisciplinario.

 

Defensa Proyecto : “ESpiDD”

Jueves 20 de junio 17:00hs, Salón Marrón (piso 7, salón 705) – Facultad de Ingeniería, J. Herrera y Reissig 565

Tenemos el agrado de invitarlos a la defensa del proyecto de fin de carrera : “ESpiDD”

Estudiantes :  Martin Beiro, Maximiliano Cardenas y Leo Reyes

Tutores :  Pedro Arzuaga y Leonardo Barboni

Colaboradores : J. Luis Arndanaz (EUTM), Angel Caputi (IIBCE) y  Myriam Rava (CHPR)

Tribunal : Pedro Arzuaga (IIE), Leonardo Barboni (IIE), Alvaro Gómez (IIE), Julio Pérez (IIE), Myriam Rava (CHPR) y Conrado Rossi (IIE)

Saludos,

Leonardo Barboni

Resumen :

El proyecto presentado consiste en el desarrollo de un sistema capaz de adquirir EEG, para la detección en tiempo real de la ocurrencia de fenómenos epilépticos. Se buscó crear una herramienta utilizable por médicos e investigadores de neurología para facilitar la realización de estudios clínicos en pacientes con epilepsia.

El sistema implementado es un electroencefalógrafo capaz de detectar espigas epilépticas en tiempo real y desencadenar un test cognitivo. Esta compuesto por un dispositivo de 8 canales en montaje referencial y una consola de test para interactuar con el paciente y medir su tiempo de reacción ante estímulos.

A su vez, cuenta con una interfaz gráfica (GUI) para que el operador controle el dispositivo mediante un PC con conexión USB. El sistema se alimenta mediante USB y 4 pilas AA y tiene una autonomía mayor a 170hs de estudio.

El sistema cumple con los máximos establecidos de patient auxiliary current y patient leakege current establecidos por la norma 60601 para dispositivos médicos.

La adquisición se realiza mediante un conversor analógico digital sigma-delta ADS1299 de Texas Instruments, incorporado a una placa de diseño propio. En valores nominales el diseño realizado tiene un ancho de banda de 131Hz, con una frecuencia de muestreo de 500Hz y una apreciación de 22,4nV .
En las pruebas efectuadas sobre las unidades fabricadas se obtiene un CMRR de 95dB a 50Hz y ruido equivalente a la entrada de 0.25 μV rms.
Se realiza el procesamiento mediante un microcontrolador MSP432P401R de Texas Instruments, donde se ejecuta un algoritmo propietario de detección de espigas epilépticas y la lógica de ejecución del test cognitivo.

Se desarrolló una interfaz gráfica multiplataforma que permite configurar los parámetros del estudio y test cognitivo, junto con la visualización en tiempo real de la adquisición, detección y resultados del test. Además, permite la revisión y exportación de datos en formatos CSV y EDF.

Se realizó la validación preliminar del sistema como adquisidor de señales de EEG realizando pruebas en pacientes con epilepsia. Fue posible realizar la adquisición de espigas y evaluar el rendimiento del algoritmo desarrollado, obteniendo resultados satisfactorios.

CERRADO Llamado Docente Grado 1 Dpto. de Electrónica

REPARTIDO N° 25/19

LLAMADO Nº 65/2019, Exp. 060180-001164-19

Se llama a aspirantes para la contratación de un cargo (Tipo II – Tecnológico) de AYUDANTE (Grado 1, 20 horas semanales) del Departamento de Electrónica del INSTITUTO DE INGENIERÍA ELÉCTRICA – IIE.

Plazo : Martes 04/06/2019Martes 18/06/2019

 

Defensa Proyecto : “ISEM : Contador de carga integrado para sistemas de ultra bajo consumo”

Miércoles 8 de mayo 17:30hs, Salón Beige (piso 7, salón 725) – Facultad de Ingeniería, J. Herrera y Reissig 565

Tenemos el agrado de invitarlos a la defensa del proyecto de fin de carrera : “ISEM : Contador de carga integrado para sistemas de ultra bajo consumo”

Estudiantes :  Sofía Bertinat, Carolina Cabrera y Andrea Delbuggio

Tutores :  Pablo Pérez, Fernando Silveira y Francisco Veirano

Tribunal : Juan Pablo Oliver (IIE) y Julián Oreggioni (IIE)

Saludos,

Fernando Silveira

Resumen :

El siguiente proyecto presenta el diseño de un contador de Coulombs integrado de bajo consumo. Éste tiene como función la medición de corrientes entre 1 μA y 100 μA, por medio de la medida de la frecuencia de su señal de salida, con un error menor al 15 %. Se alimenta con una tensión de 400 mV y tiene un consumo inferior a 1 μA. La resolución de carga que presenta es menor a 3.5 nC. El circuito integrado esta diseñado en una tecnología de silicio sobre aislante en deplexión total (FD-SOI) de 28 nm. Su arquitectura está compuesta por tres etapas. La primera consiste en un transconductor basado en un amplicador operacional de transconductancia (OTA) simétrico clásico, el cual fue adaptado para cumplir los requerimientos de rango lineal y rango de entrada en modo común (ICMR). La segunda etapa consiste en un integrador, y por último, la tercer etapa es un comparador con histérisis. Se implementa también, mediante una compuerta AND, un reseteo del sistema, permitiendo asegurar que el condensador del integrador empiece descargado. Se estableció un método de calibración en el cual parte del offset introducido por la transconductancia es compensado y se obtiene, mediante un ajuste lineal, una curva de calibración. El comportamiento del circuito diseñado es satisfactorio. Queda pendiente llegar a medir corrientes hasta 1mA como estaba establecido en las especificaciones iniciales, así como, lograr la bi-direccionalidad del sistema.

Defensa Tesis Doctorado : “Circuitos digitales de baja energía en tecnologías nanométricas avanzadas”

Lunes 8 de abril 16:30hs, Salón Azul (piso 5, salón 502) – Facultad de Ingeniería, J. Herrera y Reissig 565

Tenemos el agrado de invitarlos a la defensa de tesis de doctorado de Francisco Veirano :  “Circuitos digitales de baja energía en tecnologías nanométricas avanzadas”

Tutor : Lirida Naviner (Telecom ParisTech, Francia) y Fernando Silveira (IIE)

Tribunal :  Denis Flandre (Université Catholique de Louvain, Bélgica), Ricardo Reis (Universidade Federal do Rio Grande do Sul, Brasil) y  Juan Pablo Oliver (IIE)

Saludos,

Fernando Silveira

Resumen :

La constante demanda de dispositivos portables y los avances hacia la Internet de las Cosas han hecho del consumo de energía uno de los mayores desafíos y preocupación en la industria y la academia.

La forma más eficiente de reducir el consumo de energía de los circuitos digitales es reduciendo su voltaje de alimentación ya que la energía dinámica depende de manera cuadrática con dicho voltaje. Varios trabajos demostraron que existe un voltaje de alimentación óptimo, que minimiza la energía consumida para realizar cierta operación en un circuito digital, llamado punto de mínima energía. Este óptimo voltaje se encuentra usualmente entre 200 mV y 400 mV dependiendo del circuito y de la tecnología utilizada. Para obtener

estos voltajes de alimentación de la fuente de energía, se necesitan conversores dc-dc integrados con alta eficiencia.

Esta tesis se concentra en el estudio de sistemas digitales trabajando en la región sub umbral diseñados en tecnologías nanométricas avanzadas (28 nm). Estos sistemas se pueden dividir usualmente en dos bloques, uno llamado bloque de manejo de potencia, y el segundo, el circuito digital operando en la region sub umbral.

En particular, en lo que corresponde al bloque de manejo de potencia, el circuito más crítico es en general el conversor dc-dc. Este circuito convierte el voltaje de una batería (o super capacitor o enlace de transferencia inalámbrica de energía o unidad de cosechado de energía) en un voltaje entre 200 mV y 400 mV para alimentar el circuito digital en su voltaje óptimo.

En esta tesis desarrollamos dos técnicas que, mediante el reciclado de carga, mejoran la eficiencia de los conversores dc-dc a capacitores conmutados. La primera es basada en una técnica utilizada en circuitos adiabáticos que se llama carga gradual o a pasos. Esta técnica se ha utilizado en circuitos y aplicaciones en donde el consumo por la carga y descarga de una capacidad grande es dominante. Nosotros analizamos la posibilidad de utilizar esta técnica en conversores dc-dc a capacitores conmutados con capacitores integrados. Se demostró a través de medidas que se puede reducir en un 29% el consumo debido al encendido y apagado de las llaves que implementan el conversor dc-dc. La segunda técnica, es una simplificación de la primera, la cual puede ser aplicada en ciertas arquitecturas de conversores dc-dc a capacitores conmutados. También se fabricó y midió un conversor con esta técnica y se obtuvo una reducción del 25% en la energía consumida por el manejo de las llaves del conversor.

Por otro lado, estudiamos los circuitos digitales operando en la región sub umbral y en particular cerca del punto de mínima energía. Estudiamos diferentes modelos para circuitos operando en estas condiciones y los mejoramos considerando las diferencias entre los transistores NMOS y PMOS. Mediante este modelo demostramos que existe un óptimo en la relación entre las corrientes de fuga de ambos transistores que minimiza la energía de fuga consumida por operación. Este óptimo depende de la arquitectura del circuito digital y ademas de los datos de entrada del circuito. Sin embargo, demostramos que se puede reducir el consumo de manera considerable al operar en un óptimo promedio.

Propusimos dos técnicas para alcanzar la relación óptima. Utilizamos una tecnología FD-SOI de 28nm para la mayoría de las simulaciones, pero también mostramos que estas técnicas pueden ser utilizadas en tecnologías bulk convencionales.

La primer técnica, consiste en utilizar el voltaje de la puerta trasera (o sustrato en CMOS convencional) para ajustar de manera independiente las corrientes del NMOS y PMOS para que el circuito trabaje en el óptimo de la relación de corrientes. Esta técnica la llamamos polarización de voltaje de puerta trasera óptimo.

La segunda técnica, consiste en utilizar los largos de los transistores para ajustar las corrientes de fugas de cada transistor y obtener la relación óptima. Trabajando en la región sub umbral y en tecnologías avanzadas, incrementar moderadamente el largo del transistor tiene poco impacto en la energía dinámica y es por eso que se puede utilizar.

Finalmente, utilizamos estas técnicas en circuitos básicos como sumadores y mostramos que se puede obtener una reducción de la energía consumida de aproximadamente 50%, en un amplio rango de frecuencias, mientras estos circuitos trabajan cerca del punto de energía mínima.

Las principales contribuciones de la tesis son:

• Análisis de la técnica de carga gradual o a pasos en capacidades pequeñas.

• Implementación de la técnica de carga gradual para la mejora de eficiencia de conversores dc-dc a capacitores conmutados.

• Simplificación de la técnica de carga gradual para mejora de la eficiencia en algunas arquitecturas de conversores dc-dc de capacitores conmutados.

• Análisis del mínimo voltaje de operación en circuitos digitales debido al ruido intrínseco del dispositivo y el impacto del escalado de las tecnologías en el mismo.

• Mejoras en el modelado del punto de energía mínima de operación de un circuito digital en el cual se consideran las diferencias entre el transistor PMOS y NMOS.

• Demostración de la existencia de un óptimo en la relación entre las corrientes de fuga entre el NMOS y PMOS que minimiza la energía de fugas consumida en la región sub umbral.

• Desarrollo de una estrategia de polarización del voltaje de puerta trasera para que el circuito digital trabaje en el óptimo antes mencionado.

• Desarrollo de una estrategia para el dimensionado de los transistores que componen las compuertas digitales que permite al circuito digital operar en el óptimo antes mencionado.

• Análisis del impacto de la arquitectura del circuito y de los datos de entrada del mismo en el óptimo antes mencionado.

CERRADO Llamado Docente Grado 1 Dpto. de Electrónica

REPARTIDO N° 07/19

LLAMADO N° 15/2019, Exp. 060180-002560-18

Se llama a aspirantes para la confección de una lista de prelación con validez de seis meses a efectos de proveer cargos (Tipo II – Tecnológico) de AYUDANTE (Grado 1, 20 horas semanales) para el Departamento de Electrónica del INSTITUTO DE INGENIERÍA ELÉCTRICA – IIE.

Plazo : Viernes 01/02/2019 – Viernes 15/02/2019

Curso “Algoritmos y arquitecturas para procesamiento de señales digitales”

Docentes : Prof Lirida Naviner (Télécom ParisTech, Francia). El Profesor responsable local es el Dr Fernando Silveira con la participación también del Ing Francisco Veirano

Créditos : A confirmar

Fecha de inicio :  09/04/19

Fecha de finalización : 12/04/19

Duración : 4 días

Horario : 14:00 a 17:00hs

Lugar : Salón Rojo (piso 7, salón 703) – Facultad de Ingeniería, Julio Herrera y Reissig 565

Consultas : Fernando Silveira (silveira@fing.edu.uy) y Francisco Veirano (fveirano@fing.edu.uy)

Curso “Rehabilitación del control del movimiento”

Docente : Andy Hoffer (Simon Fraser University)

Fecha de inicio :  4 de febrero de 2019

Fecha de finalización :  22 de febrero de 2019

Duración : 2 semanas (más evaluación)

Horario : 08:00 a 12:00hs (a confirmar)

Salón : A confirmar en Facultad de Ingeniería, Julio Herrera y Reissig 565

Consultas : Julián Oreggioni (juliano@fing.edu.uy) y Angel Caputi (acaputi@iibce.edu.uy)

Entre el 11 y el 22 de febrero de 2019 nos visitará el Dr Andy Hoffer de Simon Fraser University(Canadá) para dar un curso de posgrado sobre Rehabilitación del Control del Movimiento, orientado a ingenieros biomédicos, ingenieros eléctricos, médicos, fisioterapeutas, kinesiólogos o terapeutas ocupacionales, entre otros. El curso se desarrollará a lo largo de dos semanas presenciales intensivas (de toda la mañana por ejemplo), y un examen final 5 o 6 semanas después, con clases de consulta en el medio (remotas).

El curso se está  co-organizando entre el  Dr Julián Oreggioni y el Dr Angel Caputi del IIBCE. Su objetivo principal es brindar una primera aproximación al área de interfase entre la ingeniería y la neurociencia, es autocontenido, y tiene aspectos bien interesantes, relacionados con la experiencia del Dr Hoffer en el desarrollo y comercialización de dispositivos médicos (incluyendo ensayos clínicos, requisitos regulatorios y vías de comercialización para terapias innovadoras). Además del potencial académico que tiene el problema a ser abordado, puede dar origen a un aspecto traslacional de la investigación en neurociencia y promover la innovación en un campo de la salud poco desarrollado en nuestro medio.

Para inscribirse hacer click aquí